Cell (processeur)
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2008-07-02T09:56:11Z
81.80.67.150
/* Moins de complexité pour plus de puissance brute */
{{Voir homonymes|Cell}}
Le '''Cell''' est un [[processeur]] conçu conjointement par [[International Business Machines Corporation|IBM]], [[Sony Corporation|Sony]] et [[Toshiba]], révélé en {{date||février|2005}}. Il équipe notamment la console de jeu vidéo [[PlayStation 3]] de Sony. Il est envisagé de produire également des ordinateurs à base de Cell chez [[International Business Machines Corporation|IBM]], [[:en:Mercury Computer Systems|Mercury Computer Systems]] et [[Toshiba]] (Qosmio F50/55 et G50/55)
Ses champs de prédilection, appliqués aux calculs vectoriels à virgule flottante, sont :
* le jeu vidéo avec la console [[Playstation 3]] et les bornes d'arcade ([[Namco Bandai Holdings Inc.|Namco Bandai]])<ref>[http://www.playfrance.com/news-infos-namco-bandai-l-arcade-avec-le-cell.html Namco Bandai : l'arcade avec le Cell], {{date|27|mars|2007}}, [http://www.playfrance.com/ PlayFrance]</ref>
* les applications multimédia, films, [[HDTV|TVHD]] ([[Sony Corporation|Sony]], [[Toshiba]])
* le rendu en temps réel, les simulations physiques, le traitement du signal ([[Processeur de signal numérique|DSP]])
* l'imagerie médicale, l'aérospatiale et la défense, le calcul sismique, les télécommunications
== Philosophie ==
Il est important de comprendre, au-delà des chiffres avancés par les concepteurs, la philosophie du Cell, radicalement différente des autres [[processeur]]s qui équipent, par exemple, les [[Compatible PC|PC]] comme le [[Phenom]] d' ''[[AMD]]'' ou le [[Intel Core 2|Core 2]] d' ''[[Intel Corporation|Intel]]''.
=== Moins de complexité pour plus de puissance brute ===
En effet, les [[processeur]]s traditionnels ont développé ces dernières années, en amont des unités d'exécutions proprement dites, des unités d'optimisation du [[code source|code]] informatique composant les [[programme informatique|programme]]s. Ceci facilite grandement la tâche des programmeurs, et un code non optimisé peut fonctionner dans de bonnes conditions.
À titre d'exemple, les [[processeur]]s traditionnels réorganisent le code en interne avant exécution, ils sont dits « OoO » (out of order). Les [[Instruction machine|instruction]]s peuvent être exécutées dans un ordre différent de celui donné par le programme. Après exécution, le [[processeur]] remet les instructions dans le bon ordre pour garantir le bon fonctionnement. Cela implique de plus un matériel de suivi (de traçabilité) des instructions au fur et à mesure de leur progression dans le [[pipeline (informatique)|pipeline]].
Tout ce travail consomme énormément de place (de [[transistor]]s) sur le processeur.
Enfin les [[processeur]]s traditionnels n'évoluent plus fondamentalement depuis des années. Ils se contentaient essentiellement d'exploiter les nouveaux procédés de gravure pour monter en fréquence. Cette ère est terminée depuis le {{Unité|90|nm}}, qui ne permet plus de monter en fréquence autant que par le passé. C'est pour cette raison que l'on assiste à l'émergence des [[Processeur double cœur|processeurs double cœur]] : on exploite la nouvelle finesse de gravure pour mettre plus de transistors et développer le [[Symmetric multiprocessing|SMP]] à l'intérieur même du processeur, sans grande augmentation de fréquence.
[[International Business Machines Corporation|IBM]] pour le Cell a choisi une approche originale. Le Cell, tout comme les processeurs du passé, ne fait aucun travail de réorganisation du code, il est dit « in order ». Cela libère beaucoup de place pour ajouter de nouvelles unités d'exécution.
L'inconvénient est que le travail d'optimisation est à la charge du programmeur et du [[compilateur]] et nuit donc à l'interopérabilité. Le déplacement d'un travail à l'extérieur du processeur avait déjà prévalu pour le [[Reduced instruction set computer|RISC]].
Une autre originalité du Cell, c'est qu'il est optimisé pour le calcul distribué : plusieurs processeurs peuvent communiquer entre eux et partager leur charge de travail. Ainsi, plus on possède de processeurs Cells, plus on a une puissance de calcul importante à disposition.
Les performances maximales théorique (peak) du processeur Cell @{{Unité|3.2|GHz}} avec 8 SPEs, atteintes lors de calculs vectoriels, sont :
* en [[Virgule flottante|simple précision 32 bits (SP)]] : 205 [[Floating-point operations per second|GFLOPS]] (25,6 [[Floating-point operations per second|GFLOPS]] par SPE)
* en [[Virgule flottante|double précision 64 bits (DP)]] : 20,8 [[Floating-point operations per second|GFLOPS]]
=== Un cœur principal et huit cœurs spécifiques ===
[[Image:Schema Cell.png|thumb|250px|L'Architecture du processeur Cell]]
Plutôt que de dupliquer plusieurs fois le même cœur identique, comme sur les [[Microprocesseur multi cœur|processeurs multi cœur]] classiques, les concepteurs ont choisi une toute autre approche : 1 cœur principal, et 8 cœurs spécifiques.
Le cœur principal, dit ''PowerPC Processing Element'' ou ''PPE'', reste relativement proche d'un cœur classique : même si comme nous l'avons vu sa conception est simplifiée, en particulier avec l'absence de module d'optimisation, le jeu d'instruction [[IBM POWER]], bien connu, permet un accès à la RAM via un système de cache à deux niveaux L1 et L2. Ainsi, le PPE est la partie du Cell la moins exotique.
Chacun des 8 cœurs spécifiques, dit ''Synergystic Processing Elements'' ou ''SPE'', est constitué de 2 parties : une mémoire locale (Local Storage ou LS) de {{Kio|256}} et une unité de calcul vectoriel dite ''Streaming Processor Unit'' ou SPU. Dotés d'un jeu d'instruction [[Single Instruction Multiple Data|SIMD]] spécifique mais se rapprochant de [[AltiVec]], les SPU ont un accès direct et extrêmement rapide à leur mémoire locale. Par contre, pour accéder à la mémoire principale ils doivent effectuer une requête de transfert [[Asynchronisme|asynchrone]] à un ''bus d'interconnexion''.
Ce bus d'interconnexion dit ''Element Interconnect Bus'' ou ''[[Bus EIB]]'' est le dernier élément très important du Cell. Son rôle est d'établir la connexion entre le PPE, les SPE, la mémoire RAM principale, et les périphériques d'entrée-sortie.
Pour résumer et simplifier :
*le PPE se charge de préparer le travail et de démarrer les SPE (c'est un peu un rôle de chef d'orchestre). Il sert aussi à effectuer toutes les tâches qui ne peuvent pas simplement être effectuées sur les SPE.
*Les SPE exécutent ainsi les calculs les plus complexes à la demande du PPE en récupérant les données dans leur mémoire locale grâce à l'EIB.
*Enfin, pour maximiser les performances en évitant d'attendre l'EIB, le code s'exécutant sur un SPU doit effectuer ses calculs en même temps qu'ont lieu les transferts, par exemple en utilisant plusieurs [[Mémoire tampon|mémoires tampons]].
== Architecture ==
Il dispose de 234 millions de [[transistor]]s gravés sur une surface de {{Unité|235|mm²}} en {{Unité|90|nm}} [[Silicium sur isolant|SOI]] (''Silicon On Insulator'').
La version finale tourne à {{Unité|3.2|GHz}} en {{Unité|0.9|V}} et est formée de huit couches de cuivre interconnectées. Le contrôle de la température est dynamique : dix capteurs thermiques numériques et un capteur linéaire.
Un processeur '''CBE (Cell Broadband Engine)''' est composé de :
* 1 PPE (''PowerPC Processing Element'') : unité généraliste simplifiée, « in order »
* 8 SPEs (''Synergistic Processing Element'') ou « [[Single Instruction Multiple Data|SIMD]] processing unit » pour certains auteurs
* Un cache de niveau 2 de {{Kio|512}} partagé
* l'EIB (Element Interconnect Bus) qui gère les communications internes entre les différents éléments
* MIC (Memory Interface Controler) : contrôleur mémoire partagé
* Flex I/O interface : contrôleur d'entrées/sorties (E/S)
Le mot ''cell'' signifie cellule en anglais. Le processeur se décompose en effet en plusieurs cellules. Une cellule est un ensemble formé par le PPE et un SPE. Cette unité matérielle indépendante peut être affectée à un [[Thread (homonymie)|thread]]. La répartition des tâches selon les cellules est l'enjeu pour le programmeur qui souhaite utiliser au mieux ce processeur.
=== Le PowerPC Processing Element ===
[[Image:PPE (Cell).png|thumb|250px|L'architecture du PPE]]
Le cœur (PPE) utilise les jeux d'instructions [[IBM POWER]] et [[AltiVec]], les nombres entiers, et la répartition du travail entre les SPEs.
C'est un [[microprocesseur|processeur]] 64 [[bit]]s, "In Order", et [[Simultaneous Multi Threading|SMT]] deux voies. Il a une [[mémoire cache]] intégrée de niveau 1 de {{Kio|32}}.
=== Les Synergistic Processing Element ===
[[Image:SPE (cell).png|thumb|250px|left|L'Architecture du SPE]]
Ils se destinent au calculs [[Single Instruction Multiple Data|SIMD]].
Un SPE correspond à un processeur vectoriel indépendant possédant 128 registres {{Unité|128|bit}}, 4 unités de calcul en virgule flottante double précision et 4 unités de calcul entiers. Il effectue deux instructions par cycle d'horloge. Il inclut une mémoire locale de {{Kio|256}} de type SRAM haute vitesse.
Un processeur Cell contient 8 SPEs.
Celui de la PS3 n'aura que 7 unités fonctionnelles. Les différentes hypothèses à ce sujet sont :
* limiter le nombre de rejet en sortie d'usine ;
* gérer les DRMs et de la sécurité<ref name="PS3">{{en}}[http://feeds.feedburner.com/arstechnica/BAaf?m=1174 Revolution disclosures, and a PS3 tidbit] sur Ars Technica</ref> ;
* garantir le fonctionnement de la PS3 en cas de défaillance matérielle d'un cœur durant la durée de vie de la console.
=== L'Element Interconnect Bus ===
Comporte 4 boucles {{Unité|128|bit}} supportant des transferts multiples. Il relie tous les composants du CELL entre eux : PPE, SPEs, cache L2 et contrôleurs mémoire et entrées/sorties.
=== Contrôleurs mémoire et entrée/sortie ===
Le MIC est un double contrôleur mémoire XDR (XDRAM) offrant un débit de {{Unité|25.6|Go}} par seconde.
On trouve deux interfaces E/S configurables ({{Unité|76.8|Go/s}}, {{Unité|6.4|Gbit/s}}) (Flexible I/O)
== Système ==
Annoncé le {{date|29|juin|2005}}, le noyau du système d'exploitation [[Linux]] supportera ce processeur CELL : [http://linuxfr.org/2005/06/29/19228.html Annonce du port de Linux sur le processeur CELL] - {{date|29|juin|2005}}
On peut voir dans le ChangeLog, les [http://wiki.kernelnewbies.org/Linux_2_6_16 changements intervenus pour la version 2.6.16 avec la précédente] - {{date|20|mars|2006}} permettant à [[Linux]] de tourner à partir de cette version du noyau.
À partir de la version 2.6.16 du noyau [[Linux]], vous pouvez consulter et utiliser la [http://kernel.org/git/?p=linux/kernel/git/torvalds/linux-2.6.git;a=blob;f=Documentation/filesystems/spufs.txt documentation du système de fichier virtuel de contrôle des SPUs] en anglais.
Depuis le {{date|14|juillet|2006}}, est accessible en anglais, en version SDK 1.1 et pour partie sous distribution Fedora core 5, l'ensemble des logiciels et documentation nécessaire au développement et à la compilation pour le processeur CELL sous [[Linux]], cf. [http://www.bsc.es/projects/deepcomputing/linuxoncell/?S_TACT=105AGX59&S_CMP=GR Informations about how to enable linux on Cell Broadband Engine™ based systems.] par {{en}} [[:en:Barcelona Supercomputing Center|Barcelona Supercomputing Center (BSC)]].
L'accélération 3D libre pour le processeur CELL est ajouté en janvier 2008 avec une première version rudimentaire d'un pilote pour [[Gallium 3D]] le futur remplacant de [[Mesa 3D]], implementation libre d'[[OpenGL]]<ref>{{en}}[http://gitweb.freedesktop.org/?p=mesa/mesa.git;a=commit;h=b87c1ab2c06d0556d57a6377cf7ade737eef5b73 added Cell driver page] dans le changelog GIT de Mesa 3D</ref>.
.
== Calcul à Haute Performance ==
{| class="wikitable"
|+ Tableau comparatif processeurs, test Linpack HPC double précision (classés par <math>R_{max}</math> par processeur en ordre décroissant)
! Machine / processeur(s)
! #proc
! #core
par proc
! <math>R_{max}</math> (GFlop/s)
! <math>R_{peak}</math> (GFlop/s)
! <math>R_{max}</math> (GFlop/s)
par proc
! <math>R_{peak}</math> (GFlop/s)
par proc
|-----
| IBM Cell BE ({{Unité|3.2|GHz}})¹¹¹ en 2006
| 1
| 9
| 98.05
| 14.6 ({{Unité|64|bit}})
204.8 ({{Unité|32|bit}})
| 98.05
| 14.6 ({{Unité|64|bit}})
204.8 ({{Unité|32|bit}})
|-{{ligne grise}}
| Itanium 2 Montecito (2x Itanium 2 @ {{Unité|1.6|GHz}})
| 1
| 2
| (~12)¹
| 12.8
| (~12)¹
| 12.8
|-----
| IBM Cell BE ({{Unité|3.2|GHz}}) en 2005
| 1
| 9
| (10~13)¹
| 14.6
| (10~13)¹
| 14.6
|-{{ligne grise}}
| Pentium 4 + SSE3 ({{Unité|3.6|GHz}})
| 1
| 1
|
| 14.4
|
| 14.4
|-----
| IBM IntelliStation POWER 285 (2x POWER5+ @ {{Unité|1.9|GHz}})
| 2
| 1
| 14.35
| 15.2
| 7.18
| 7.6
|-{{ligne grise}}
| HP Integrity rx1620-2 (2x Itanium 2 @ {{Unité|1.6|GHz}})
| 2
| 1
| 12.05
| 12.8
| 6.03
| 6.4
|-----
| Pentium 4 ({{Unité|3.2|GHz}})
| 1
| 1
|
| 6.4
|
| 6.4
|-{{ligne grise}}
| HP ProLiant BL25p (2x AMD 254 Opteron @ {{Unité|2.8|GHz}})
| 2
| 1
|
| 11.2
|
| 5.6
|}
<small>
sources :
[http://www.netlib.org/benchmark/performance.ps LINPACK benchmark sur de nombreuses machines] du {{date|20|juillet|2006}} au format ps - et -
[http://www-128.ibm.com/developerworks/power/library/pa-cellperf/ IBM performance - Tableau 9] du {{date|29|novembre|2005}}
</small>
<small>¹ valeurs estimées</small>
¹¹¹ L'algorithme utilisé pour obtenir cette performance est basé sur une approche de raffinement itérative où un couple de 32 et 64 bits
en virgule flottante sont utilisés. Cette méthode calcule une factorisation LU en 32 bits et utilise une approche de raffinement itérative où est sélectionnée
la solution avec une précision de 64 bits. La précision obtenue est équivalente à une implémentation 64 bits. Dans notre cas, le Rpeak est noté par un couple de 32 et 64 bits en virgule flottante.
* L'aspect négatif de cette approche est que celle-ci nécessite une fois et demi plus de mémoire qu'une approche normale de factorisation LU en 64 bits. Pour plus d'information voir : [http://icl.cs.utk.edu/iter-ref/ Exploitation du calcul en simple précision pour une exacte résolution en double précision].
* L'aspect positif de cette approche est que celle-ci permet d'utiliser les énormes capacités de calcul du processeur CELL en 32 bits soit 204.8 GFLOP/s, au lieu de plafonner en 64 bits à 14.6 GFLOP/s (mais néanmoins supérieures aux autres processeurs actuels - 2006)
À noter que, certains des processeurs utilisés pour les Calculs Haute Performance démontrent aujourd'hui la supériorité des performances lors de calculs 32 bits par rapport à des calculs directement réalisés en 64 bits, comme les processeurs [[Advanced Micro Devices|AMD]] [[Opteron]], [[Intel Corporation|Intel]] [[Pentium]], [[International Business Machines Corporation|IBM]] [[PowerPC]], et [[Cray Inc.|Cray]] X1.
== Applications ==
=== [[Sony Corporation|Sony]] ===
Application la plus connue, la console de jeux vidéo [[Playstation 3|PlayStation 3]] de [[Sony Corporation|Sony]] est conçue autour du processeur CELL.
Pour des raisons de coûts de production, un des huit SPEs est inutilisé afin d'obtenir un rendement de production plus élevé (Sony peut utiliser les processeurs avec 1 ou 0 SPE défectueux). Le processeur CELL de la PS3 aura ainsi 7 SPE contrairement à la version standard d'IBM à 8 SPE<ref name="PS3" />.
=== Mercury ===
Mercury et IBM ont collaboré pour développer des solutions basées sur le processeur CELL.
Mercury propose au {{date|1|juillet|2006}} quatre solutions à base de processeurs CELL, plus une solution d'évaluation (performance peak [[Virgule flottante|simple précision]]) :
* 200 [[Floating-point operations per second|GFLOPS]] « PowerBlock™ 200 » Châssis ATR pour véhicule militaire terrestre contenant 1 processeur CELL @{{Unité|3|GHz}}, soit la capacité de 45 processeurs Intel Pentium 4 Xeon® @{{Unité|2.2|GHz}}
* 410 [[Floating-point operations per second|GFLOPS]] « 1U Dual Cell-Based Server » Un serveur rack composé de 2 processeurs CELL @{{Unité|3.2|GHz}}
* 16 [[Floating-point operations per second|TFLOPS]] « Dual Cell-Based Blade » Une lame à 2 processeurs CELL offrant une performance maximale de 400 [[Floating-point operations per second|GFLOPS]], pouvant être monté avec 6 châssis de BladeCenter contenant chacun 7 lames.
* 25 [[Floating-point operations per second|TFLOPS]] « Turismo Cell-Based System » Un package à 4 processeurs CELL offrant une performance maximale de 800 [[Floating-point operations per second|GFLOPS]], pouvant être monté avec 6 châssis de 5 package à 4 processeurs chacun pour une taille totale réduite.
* Un système d'évaluation de la technologie CELL « Cell Technology Evaluation System (CTES) » Un châssis BladeCenter de 7 lames contenant chacun 2 processeurs CELL @{{Unité|2.4|GHz}}.
=== [[International Business Machines Corporation|IBM]] ===
IBM annonce une nouvelle génération de serveurs lame et la formation officielle de la communauté Blade qui regroupent des acteurs collaborent au développement de solutions BladeCenter.
Ce serveur lame (utilisé pour le nouveau BladeCenter H) regroupe 9 processeurs CELL, constituant la première offre de ce type chez IBM.
Conçu pour les traitements de calcul intensif et les applications multimédia à forte demande en bande passante, il permet d’augmenter de manière significative la bande-passante des petits serveurs lames, et offre ainsi aux entreprises la possibilité de faire circuler 10 fois plus de données sur leur réseau.
Cette percée technologique repousse les limites des performances internes des nouveaux systèmes en leur fournissant plus de 40 Gbits/s (Gb) de bande-passante I/O par lame.
Annoncé en {{date||septembre|2006}}, [[Roadrunner_(supercalculateur)|Roadrunner]] est le premier [[Superordinateur|supercalculateur]] à utiliser ce processeur (16000 processeurs de ce type). Il est construit par IBM.
== Les enjeux scientifiques et industriels du CELL ==
Si le processeur CELL a été, initialement conçu pour les consoles de jeux, sa très grande puissance de calcul le rend très attractif dans de nombreux domaines comme le calcul intensif (HPC), le traitement d'images (TI) et la vision industrielle (VI). Sa complexité rend le portage d'applications très complexe car il faut optimiser les calculs et les transferts. Optimiser les transferts signifie optimiser deux types de transferts: ceux depuis la mémoire externe vers un SPE et ceux entre SPE. Cela revient à implémenter des modèles de transfert pour des calculs dits ''SIMD'' ou ''pipeline''. Optimiser un code SPE, n'est alors ''pas plus compliqué'' que d'optimiser un code sur un processeur Altivec. Le jeu d'instruction est très proche et supporte les calculs en flottant et en entiers. Fin 2007 seules deux équipes de R&D au monde ont réussi cela, c'est la société Rapidmind (qui vient d'être racheté par Google) et l'équipe AXIS de l'IEF (Institut d'Electronique Fondamentale) ([[Université Paris-Sud 11|Université Paris Sud]]). Rapidmind a l'avantage de pouvoir en plus déployer du code sur GPU (carte 3D NVidia et AMD-ATI).
== Voir aussi ==
=== Liens internes ===
* [[PlayStation 3]]
* [[Roadrunner (supercalculateur)]]
* [[PowerPC]]
* [[Linux]]
=== Liens externes ===
Dossiers de présentation du CELL :
* {{fr}} [http://www.presence-pc.com/tests/Le-processeur-Cell-366/ Le processeur Cell] sur [http://www.presence-pc.com presence-pc.com]
* {{en}} [http://www.realworldtech.com/page.cfm?ArticleID=RWT072405191325 Article détaillé sur le CELL sur RWT]
* {{en}} [http://arstechnica.com/articles/paedia/cpu/cell-1.ars Le CELL sur Ars Technica partie I]
* {{en}} [http://arstechnica.com/articles/paedia/cpu/cell-2.ars Le CELL sur Ars Technica partie II]
* {{en}} [http://www.dailytech.com/article.aspx?newsid=3295 Taux de rejet industriel de la puce Cell] (Les puces, avec des cores dégradés parmi les 8 spécifiques, restent utilisables avec ceux encore fonctionnels)
Articles d'étude approfondie du CELL :
* {{en}} [http://www.cs.berkeley.edu/~samw/projects/cell/CF06.pdf Potentiel du processeur CELL pour les calculs scientifiques par S. Williams & collaborateurs de la division recherche computationnelle du laboratoire de Berkeley]
* {{en}} [http://www.blachford.info/computer/Cell/Cell0_v2.html Explication de l'architecture CELL par Nicholas Blachford en 2005 d'après les publications de Sony, Toshiba, IBM et Rambus.]
* {{en}} [http://icl.cs.utk.edu/iter-ref/ Exploitation du calcul en simple précision pour une exacte résolution en double précision]
* {{en}} [http://www.hpcwire.com/hpc/692906.html Moins est mieux : Exploitation du calcul mathématique en simple précision pour les systèmes de Calcul à Haute Performance] ([[Superordinateur|HPC]])
Documentations techniques constructeurs CELL :
* {{en}} [http://domino.research.ibm.com/comm/research.nsf/pages/r.arch.innovation.html L'architecture CELL sur IBM Research]
* {{en}} [http://www-128.ibm.com/developerworks/power/cell/docs_documentation.html Documentation, développement et spécification de la puce CELL par IBM]
* {{en}} [http://cell.scei.co.jp/e_download.html Documentation, développement et spécification du CELL par Sony]
* {{en}} [http://www-128.ibm.com/developerworks/power/library/pa-cellperf/#sec3 IBM - exemples d'applications / performances / caractéristiques]
Documentations techniques de développement logiciels pour CELL :
* {{en}} [http://www.bsc.es/projects/deepcomputing/linuxoncell/ Informations about how to enable linux on Cell Broadband Engine™ based systems.] par {{en}} [[:en:Barcelona Supercomputing Center|Barcelona Supercomputing Center (BSC)]]
* {{en}} [http://www.alphaworks.ibm.com/tech/cellsw?open&S_TACT=105AGX16&S_CMP=patut CELL BE SDK 2.0]
* {{pdf}} {{en}} [http://www-306.ibm.com/chips/techlib/techlib.nsf/techdocs/9F820A5FFA3ECE8C8725716A0062585F/$file/BE_Handbook_v1.0_10May2006.pdf Cell BE Programming Handbook] par [[International Business Machines Corporation|IBM]], de 9.56 MB.
Parallélisation automatique sur le Cell
* {{en}} [http://www.rapidmind.net/ RapidMind]
* {{en}} [http://www.ief.u-psud.fr/~lacas/XLR8/XLR8.html page du projet XLR8, outil de parallélisation, de l'équipe AXIS de l'IEF]
=== Notes et Références ===
<references />
[[Catégorie:Architecture Power]]
[[ca:Cell]]
[[de:Cell (Prozessor)]]
[[en:Cell (microprocessor)]]
[[eo:Cell]]
[[es:Cell]]
[[fi:Cell (suoritin)]]
[[it:Cell (processore)]]
[[ja:Cell]]
[[nl:Cell (processor)]]
[[no:Cell]]
[[pl:Cell (procesor)]]
[[pt:Cell]]
[[ru:Cell]]
[[sk:Cell (mikroprocesor)]]
[[sv:Cell (processor)]]
[[zh:Cell]]